Register Buffer Terkendali adalah register buffer yang ditambah dengan beberapa gerbang logika dasar AND, OR, dan NOT. Gambar rangkaian menunjukkan sebuah Register buffer terkendali dengan CLR aktif tinggi. Apabila CLR = 1, maka akan terjadi reset pada flip-flop dan data yang tersimpan (Q) menjadi 0000. dan ketika CLR = 0, register siap beroperasi kembali.
Sinyal kendali LOAD adalah input kendali yang menentukan operasi rangkaian.Ketika LOAD = 0, semua input data tidak diizinkan masuk, artinya flip-flop mengisolasi input data atau menahan semua data yang ada di dalamnya
2. Register geser terkendali
Register Geser Terkendali adalah register geser yang ditambah dengan beberapa gerbang logika dasar AND, OR, dan NOT. Register geser terkendali memiliki input-input kendali yang mengatur operasi rangkaian pada pulsa-pulsa pendetak berikutnya. Gambar rangkaian memperlihatkan bagaimana operasi penggeseran ke kiri dapat dikendalikan.
HL adalah sinyal kendali. Jika SHL = 0, setiap output flip-flop masuk kembali ke input datanya sehingga data tetap tersimpan pada setiap flip-flop pada waktu pulsa-pulsa pendetak tiba. Dengan begitu, semua data dapat disimpan selama waktu yang diinginkan. Jika SHL = 1, maka input data (D in) akan masuk ke flip-flop yang paling kanan dan output pada flip-flop paling kanan (Q0) akan masuk menjadi input ke flip-flop kedua di sebelah kirinya.
